靜電放電隨處可見 廠商各顯所長(zhǎng)保護(hù)元件（2-１）
靜電和靜電放電(ESD)在我們的日常生活中無(wú)處不在，尤其是當(dāng)手持電子設(shè)備向輕薄小巧方向發(fā)展而且產(chǎn)品功能不斷增加時(shí)，它們的輸入/輸出端口也隨之增多，導(dǎo)致靜電放電進(jìn)入系統(tǒng)并干擾或損壞集成電路，因此如何進(jìn)行有效的ESD保護(hù)已成為電子設(shè)備制造商面對(duì)的重要課題。
ESD成IC設(shè)計(jì)又一挑戰(zhàn)
對(duì)電子器件來(lái)說(shuō)，一次我們無(wú)法察覺(jué)的輕微靜電放電就可能對(duì)其造成嚴(yán)重的損傷。泰科電子瑞侃電路保護(hù)產(chǎn)品應(yīng)用工程經(jīng)理董告訴《中國(guó)電子報(bào)》記者，據(jù)統(tǒng)計(jì)，超過(guò)60%的IC失效都源于ESD。
隨著超大規(guī)模集成電路工藝的高速發(fā)展，特征尺寸已經(jīng)到深亞微米階段，大大提高了集成電路的性能及運(yùn)算速度，但隨著器件尺寸的減小，對(duì)可靠性的要求也越來(lái)越高。
高集成度意味著單元線路會(huì)越來(lái)越窄，耐受靜電放電的能力越來(lái)越差，此外大量新發(fā)展起來(lái)的特種器件所使用的材料也都是靜電敏感材料，從而讓電子元器件，特別是半導(dǎo)體材料器件對(duì)于生產(chǎn)、組裝和維修等過(guò)程環(huán)境的靜電控制要求越來(lái)越高。而靜電放電對(duì)器件可靠性的危害變得越來(lái)越顯著。ESD經(jīng)常發(fā)生并影響到所有手持設(shè)備，必須對(duì)IC加以保護(hù)，因?yàn)槠渲写蠖鄶?shù)無(wú)法承受高于2kV的ESD。
在目前ESD保護(hù)很受關(guān)注的情況下，IC設(shè)計(jì)對(duì)ESD更加敏感，ESD自然成為設(shè)計(jì)面臨的挑戰(zhàn)。安森美半導(dǎo)體公司亞太副區(qū)市場(chǎng)營(yíng)銷總裁麥滿權(quán)認(rèn)為，設(shè)計(jì)人員必須使IC盡可能提供最有效的ESD保護(hù)，而又要為額外的保護(hù)元件提供電路板空間。電子電路的輸入/輸出連接器為ESD的進(jìn)入提供了路徑。以手機(jī)為例，音量鍵、語(yǔ)音鍵、智能鍵、充電器插口、配件連接端口、揚(yáng)聲器、鍵區(qū)、擴(kuò)音器、SIM卡、電池接頭等都可能成為ESD的進(jìn)入點(diǎn)，使之輕松到達(dá)電路及電壓敏感型元件。當(dāng)進(jìn)入的ESD電壓足夠高時(shí)，就會(huì)在IC器件的電介質(zhì)上產(chǎn)生電弧，在門氧化物層燒出顯微鏡可見的孔洞，造成器件的永久損壞。
麥滿權(quán)表示，人們?cè)?jīng)嘗試將ESD保護(hù)與CMOS芯片集成在一起。但是隨著半導(dǎo)體工藝向65nm以下轉(zhuǎn)移，原來(lái)在1.5μm工藝的芯片面積上只占幾十分之一(獲得2kVESD保護(hù))的ESD保護(hù)電路已經(jīng)無(wú)法容納于現(xiàn)在只有幾個(gè)納米的芯片之中了。在65nm工藝下，ESD保護(hù)電路的面積甚至超出了整個(gè)芯片的面積。相反，工藝越來(lái)越精細(xì)，對(duì)需要ESD保護(hù)的要求就越高。因此，有效的ESD保護(hù)已不能完全集成到CMOS芯片當(dāng)中了。
此外，對(duì)電子設(shè)備來(lái)說(shuō)，外部保護(hù)器件可以更有效地防止ESD輕松進(jìn)入電路及電壓敏感型元件。強(qiáng)制性ESD抑制標(biāo)準(zhǔn)IEC61000-4-2要求保護(hù)器件應(yīng)放置在連接器或端口處，以便在ESD進(jìn)入電路板之前有效抑制ESD損害的發(fā)生。
尺寸縮小凸顯ESD問(wèn)題
NXP半導(dǎo)體公司TamimP.SidikI博士表示，過(guò)去的幾十年中，集成電路特征尺寸持續(xù)小型化的趨勢(shì)推動(dòng)半導(dǎo)體廠商不斷地改進(jìn)芯片性能，減小功耗，并通過(guò)將越來(lái)越多的晶體管集成到一顆芯片上來(lái)降低成本。亞微米電路的小型化雖然具有眾多優(yōu)點(diǎn)，但卻也有一個(gè)非常顯著的缺點(diǎn)：需要集成足夠強(qiáng)大的ESD保護(hù)電路。
隨著技術(shù)工藝的進(jìn)步，ESD保護(hù)電路所需的相對(duì)面積在增加。原因在于ESD保護(hù)隨二級(jí)管的面積而變化，而這些二極管無(wú)法與晶體管邏輯功能所需的尺寸同比例縮小。顯然，對(duì)于非常先進(jìn)的工藝來(lái)說(shuō)，集成足夠強(qiáng)大的ESD保護(hù)電路有著物理和經(jīng)濟(jì)上的局限。先進(jìn)的芯片總是力圖在功耗和速度上達(dá)到最優(yōu)化，而并非在ESD保護(hù)上。ESD保護(hù)電路的最優(yōu)化會(huì)使芯片的其他參數(shù)過(guò)允許范圍。
更小的特征尺寸(溝道長(zhǎng)度)和相關(guān)的更薄更小的柵極氧化層使最大柵級(jí)電壓(如CMOS90在1.5V以下)和漏源極電壓下降(如CMOS90<1.6V)。這種芯片對(duì)于超電壓非常敏感，尤其對(duì)在很低的ESD電平上就能破壞亞微米電路的ESD放電極為敏感。同樣地，如果消費(fèi)類電子/計(jì)算機(jī)產(chǎn)品的開發(fā)者想制造兼容CE標(biāo)準(zhǔn)的設(shè)備，并且想避免由ESD和其他放電問(wèn)題引起的高返修率，外部主板級(jí)ESD保護(hù)成為一種必需?？偟膩?lái)說(shuō)，今天的ESD問(wèn)題如不解決，今后應(yīng)用到更小的功能尺寸時(shí)，這個(gè)問(wèn)題就會(huì)變得相當(dāng)棘手。
